关于Verilog语言中的always语句不正确的是？A:只有reg类型数据可以在这个语句中被赋值 B:总是循环重复执行 C:@后敏感信号的值发生变化，语句就顺序执行一次 D:只有wire类型数据可以在这个语句中被赋值 答案: 只有wire类型数据可以在这个语句中被赋值